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Detrás del Diseño del Videojuego Tron


Ponte Vecchio es, entre otras cosas, una clase magistral de integración 3D.

El resultado es que Intel empaquetó 3100 milímetros cuadrados de silicio, casi igual a cuatro GPU Nvidia A100s—en un 2.330 mm2 huella. Eso es más de 100 mil millones de transistores en 47 piezas de silicio.

Una ilustración muestra agrupaciones de mosaicos etiquetados en azul, gris oscuro y tostado a la izquierda y sus posiciones en una placa de circuito verde a la derecha.
Ponte Vecchio está hecho de múltiples mosaicos de cómputo, caché, E/S y memoria conectados mediante tecnología 3D y 2D.Fuente: Intel Corp.

Ponte Vecchio es, entre otras cosas, una clase magistral de integración 3D. Cada procesador Ponte Vecchio es en realidad dos conjuntos de imágenes especulares de chiplets unidos mediante la tecnología de integración 2D Co-EMIB de Intel. Co-EMIB forma un puente de interconexiones de alta densidad entre dos pilas de chips 3D. El puente en sí es una pequeña pieza de silicio incrustada en el sustrato orgánico de un paquete. Las líneas de interconexión en el silicio se pueden hacer más estrechas que en el sustrato orgánico. Las conexiones ordinarias de Ponte Vecchio al sustrato del paquete tenían una separación de 100 micrómetros, mientras que eran casi el doble de densas en el chip Co-EMIB. Los troqueles Co-EMIB también conectan la memoria de alto ancho de banda (HBM) y el chiplet Xe Link I/O al “silicio base”, el chiplet más grande, sobre el cual se apilan otros.

Una ilustración muestra una vista ampliada de las partes de un procesador, cada una representada por rectángulos de diferentes colores.
Las partes del Ponte Vecchio.Fuente: Intel Corp.

Cada conjunto de ocho mosaicos de cómputo, cuatro chiplets de caché SRAM llamados mosaicos RAMBO y ocho mosaicos “térmicos” en blanco destinados a eliminar el calor del procesador está conectado verticalmente a un mosaico base. Esta base proporciona memoria caché y una red que permite que cualquier mosaico de cómputo acceda a cualquier memoria.

Cabe destacar que estas tejas se fabrican con diferentes tecnologías de fabricación, según se adecuaban a sus requisitos de prestaciones y rendimiento. El último término, la fracción de chips utilizables por oblea, es particularmente importante en una integración de chiplet como Ponte Vecchio, porque unir mosaicos malos a buenos significa que ha arruinado una gran cantidad de silicio costoso. Los mosaicos de cómputo necesitaban el máximo rendimiento, por lo que se fabricaron utilizando el proceso N5 de TSMC (a menudo llamado 5 nanómetros). Tanto el mosaico RAMBO como el mosaico base usaban el proceso Intel 7 (a menudo llamado 7 nanómetros). HBM, una pila 3D de DRAM, usa un proceso completamente diferente a la tecnología lógica de los otros chipsets, y el mosaico Xe Link se hizo usando el proceso N7 de TSMC.

Una ilustración muestra un corte de un procesador con grandes rectángulos azules, negros y grises que representan las partes de silicio y el cobre que muestra las conexiones.
Las diferentes partes del procesador se fabrican utilizando diferentes procesos de fabricación, como Intel 7 y TSMC N5. La tecnología Foveros de Intel crea las interconexiones 3D y su Co-EMIB hace las conexiones horizontales.Fuente: Intel Corp.

La matriz base también utilizó la tecnología de apilamiento 3D de Intel, llamada Foveros. La tecnología crea una densa matriz de conexiones verticales de matriz a matriz entre dos chips. Estas conexiones están separadas por solo 36 micrómetros y se realizan conectando los chips “cara a cara”; es decir, la parte superior de un chip está unida a la parte superior del otro. Las señales y la energía entran en esta pila por medio de vías de silicio, interconexiones verticales bastante anchas que atraviesan la mayor parte del silicio. La tecnología Foveros utilizada en Ponte Vecchio es una mejora con respecto a la utilizada para fabricar Intel Procesador móvil Lakefieldduplicando la densidad de las conexiones de señal.

Espere que la era de las supercomputadoras “zettascale” comience en algún momento alrededor de 2028.

No hace falta decir que nada de esto fue fácil. Tomó innovaciones en rendimiento, circuitos de reloj, regulación térmica y suministro de energía, dijo Gomes. Para aumentar o disminuir el rendimiento según la necesidad, cada mosaico de cómputo podría ejecutarse en un voltaje diferente y frecuencia de reloj. Las señales de reloj se originan en el troquel base, pero cada mosaico de cómputo puede funcionar a su propio ritmo. Proporcionar el voltaje era aún más complicado. Los ingenieros de Intel optaron por suministrar al procesador un voltaje superior al normal (1,8 voltios) para poder simplificar la estructura del paquete debido a las menores necesidades de corriente. Los circuitos en el mosaico base reducen el voltaje a algo más cercano a 0,7 voltios para usar en los mosaicos de cómputo, y cada mosaico de cómputo tenía que tener su propio dominio de energía en el mosaico base. La clave de esta capacidad fueron los nuevos inductores de alta eficiencia llamados inductores integrados magnéticos coaxiales. Debido a que estos están integrados en el sustrato del paquete, el circuito en realidad serpentea de un lado a otro entre la placa base y el paquete antes de suministrar el voltaje a la placa de cómputo.

Una micrografía a la izquierda muestra capas grises y blancas del procesador que indican las partes que controlan el flujo de calor.  Las mismas partes se ilustran a la derecha.
Sacar el calor de una compleja pila de chips en 3D no fue tarea fácil.Fuente: Intel Corp.

Ponte Vecchio está destinado a consumir 600 vatios, por lo que asegurarse de que se pueda extraer el calor de la pila 3D siempre fue una alta prioridad. Los ingenieros de Intel utilizaron mosaicos que no tenían otra función que alejar el calor de los chipsets activos en el diseño. También recubrieron la parte superior de toda la aglomeración de chips con metal conductor del calor, a pesar de que las distintas partes tienen diferentes alturas. Encima de eso había un material de interfaz térmica basado en soldadura (STIM) y un disipador de calor integrado. Cada uno de los diferentes mosaicos tiene diferentes límites de temperatura de funcionamiento bajo refrigeración líquida y refrigeración por aire, sin embargo, esta solución logró mantenerlos a todos dentro del rango, dijo Gomes.

“Ponte Vecchio comenzó con la visión de que queríamos democratizar la informática y llevar los petaflops a la corriente principal”, dijo Gomes. Cada sistema Ponte Vecchio es capaz de realizar más de 45 billones de operaciones de coma flotante de 32 bits por segundo (teraflops). Cuatro de estos sistemas encajan con dos CPU Sapphire Rapids en un sistema informático completo. Estos se combinarán para un total superior a 54 000 Ponte Vecchios y 18 000 Sapphire Rapids para formar Aurora, una máquina que apunta a 2 exaflops.

Se han tardado 14 años en pasar de las primeras supercomputadoras petaflop en 2008, capaces de realizar un millón de billones de cálculos por segundo, a las exaflops actuales, señaló Gomes. Un aumento de 1000 veces en el rendimiento “es una tarea realmente difícil, y ha requerido múltiples innovaciones en muchos campos”, dijo. Pero con mejoras en los procesos de fabricación, empaque, suministro de energía, memoria, control térmico y arquitectura del procesador, dijo Gomes a los ingenieros, el próximo aumento de mil veces podría lograrse en solo seis años en lugar de otros 14.

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